サフラテクノ株式会社

320,000円〜520,000円 ※フルタイム求人の場合は月額（換算額）、パート求人の場合は時間額を表示しています。

正社員

フレックスタイム制 就業時間１ 10時00分〜19時00分 就業時間２ 11時00分〜15時00分 就業時間に関する特記事項 フレックス制、（２）はコアタイム フレキシブルタイム ８：００～１１：００、１５：００～２１：００

時間外労働時間

あり 月平均時間外労働時間 30時間 ３６協定における特別条項 なし

休憩時間

60分

以下のいずれか又は複数を担当いただきます。 ＦＰＧＡの論理設計、検証（ＶｅｒｉｌｏｇＨＤＬ／ＶＨＤＬ）、 ＬＳＩのフロントエンド設計（ＲＴＬ設計、論理合成、検証）、高 位設計（ＳｙｓｔｅｍＣなどを用いたモデリング）、タイミング解 析、消費電力解析、デバッグ、ＦＰＧＡ／ＡＳＩＣのプロジェクト 管理、仕様策定 変更範囲：会社の定める業務

〒980-0012
宮城県仙台市青葉区錦町１丁目４－５－２０３

路線名・駅名

転勤の可能性

転勤の可能性の有無 なし

雇用期間の定めなし

通勤手当

実費支給（上限なし）

加入保険等

雇用保険，労災保険，健康保険，厚生年金

定年制

あり 定年年齢 一律 65歳

再雇用制度

あり 上限年齢 上限 70歳まで

入居可能住宅

なし

利用可能託児施設

なし

マイカー通勤

マイカー通勤 可 駐車場の有無 なし

賞与

賞与制度の有無 あり 賞与（前年度実績）の有無 なし

休日 土曜日，日曜日，祝日，その他 週休二日制 毎週 ６ヶ月経過後の年次有給休暇日数 10日

その他年間休日数

120日

必要な経験等

必要な経験・知識・技能等 あれば尚可 ＦＰＧＡまたはＬＳＩの論理設計経験（３年以上）、Ｖｅｒｉｌｏ ｇＨＤＬ又はＶＨＤＬの使用経験、論理合成およびシミュレーショ ンツールの使用経験、基本的なデジタル回路設計の知識

必要な免許・資格

免許・資格不問

あり 期間 ３か月 試用期間中の労働条件 同条件

随時

面接（予定1回），書類選考，筆記試験

面接選考結果通知

選考結果通知のタイミング 書類選考後，面接選考後，その他 書類選考結果通知 書類到着後7日以内 面接選考結果通知 面接後7日以内

応募書類等 ハローワーク紹介状，履歴書（写真貼付），職務経歴書 応募書類の送付方法 郵送，Ｅメール，求職者マイページ 郵送の送付場所 〒980-0012 宮城県仙台市青葉区錦町１－４－５－２０３

〒980-0012 宮城県仙台市青葉区錦町１－４－５－２０３

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最寄り駅

仙台市地下鉄南北線勾当台公園駅

2025年9月11日～2025年11月30日

年齢

年齢制限 制限あり 年齢制限範囲 〜64歳 年齢制限該当事由 定年を上限 年齢制限の理由 定年を上限とするため

学歴

不問

仙台公共職業安定所

・就業場所については、事業所、別事業所（大阪）、在宅等対応可 能です。全国からのご応募お受けいたします。